TP 2 MODUL 3 SISDIG

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja

5. Download File

1. Kondisi [Kembali]

PERCOBAAN 3 KONDISI 10

BUATLAH RANGKAIAN SEPRTI PADA MODUL PERCOBAAN 3 kemudian buatlah kondisi awal Q = 1000, lakukan Shift Left (SR=0) satu kali kemudian Shift Right (SL=1) satu kali. Clock 1: shift left 0000; Clock 2: shift right 1000. Hasil akhir adalah 1000.

2. Gambar Rangkaian Simulasi [Kembali]

3. Video Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Prinsip kerja shift register 4-bit universal (74LS194) bertumpu pada kemampuannya untuk menyimpan sekaligus memindahkan data baik secara paralel maupun serial. Pada mode Parallel In/Parallel Out (PIPO), data biner 4-bit dari input D0–D3 dapat dimuat secara bersamaan ke dalam register ketika pulsa clock diberikan, lalu langsung ditampilkan pada output Q0–Q3. Fungsi ini menjadikan register sebagai media penyimpanan sementara (buffer) untuk data 4-bit.

Sementara itu, pada mode Serial In/Serial Out (SISO), data digeser bit demi bit setiap kali clock berdenyut. Bit baru masuk melalui pin serial (SR atau SL) sesuai arah pergeseran yang dipilih, sedangkan bit terakhir akan keluar dari sisi berlawanan. Mekanisme ini memungkinkan pergeseran data baik ke kiri maupun ke kanan secara berurutan.

Komponen ini juga dilengkapi Master Reset (MR) yang berfungsi menghapus seluruh data di dalam register sehingga output Q0–Q3 kembali nol. Dengan bantuan kontrol mode (S1 dan S0), 74LS194 dapat diatur untuk melakukan parallel load, shift ke kiri, shift ke kanan, atau mempertahankan data sebelumnya. Karena fleksibilitasnya, shift register 4-bit universal sering dimanfaatkan dalam sistem digital, baik untuk penyimpanan, transfer data, maupun pengolahan sinyal sederhana.

Cari Blog Ini

Fauzan Nadzir Mubin

TP 2 MODUL 3 SISDIG

Komentar

Posting Komentar

Postingan populer dari blog ini

UTS

KULIAH