TP 2 MODUL 2 SISDIG
1. Kondisi [Kembali]
Percobaan 2 Kondisi 14
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=0, B2=don’t care
2. Gambar Rangkaian Simulasi [Kembali]
Percobaan kedua menggunakan rangkaian T flip-flop yang secara praktis dibentuk dari JK flip-flop dengan cara menghubungkan J dan K bersama-sama. Input yang digunakan adalah B0, B1, dan B2, dengan ketentuan B0=0, B1=0, dan B2 tidak berpengaruh (don’t care).
Pada kondisi ini, masukan T bernilai 0. Berdasarkan prinsip kerja T flip-flop, jika T=0 maka flip-flop berada pada keadaan hold. Artinya, meskipun diberikan pulsa clock, output Q tidak akan berubah dan akan terus mempertahankan kondisi terakhirnya. Sebaliknya, jika T=1, setiap pulsa clock akan menyebabkan Q toggle, yaitu berganti dari 0 ke 1 atau dari 1 ke 0.
Dalam simulasi TP2, karena T=0, logic probe menunjukkan bahwa Q tetap pada kondisi stabil, sedangkan Q̅ tetap berlawanan dengan Q. Hal ini sesuai dengan teori bahwa T flip-flop hanya akan mengubah keadaan jika input T=1.
5. Download File [Kembali]
Download Rangkaian Proteus disiniDownload Video Simulasi disini
Download Datasheet Saklar disini
Komentar
Posting Komentar