TP 1 MODUL 2 SISDIG
1. Kondisi [Kembali]
Percobaan 1 Kondisi 8
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care dengan led diganti logicprobe
2. Gambar Rangkaian Simulasi [Kembali]
3. Video Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada percobaan pertama digunakan dua macam flip-flop, yaitu IC 7474 sebagai D flip-flop dan IC 74LS112 sebagai JK flip-flop. Input rangkaian diatur melalui saklar B0 hingga B6, tetapi pada kondisi percobaan ini ditentukan bahwa B0 dan B1 bernilai 0, sementara B2 sampai B6 tidak memengaruhi rangkaian. Untuk memantau hasil keluaran, LED diganti dengan logic probe agar tampilan logika dapat diamati dengan lebih jelas.
Cara kerja D flip-flop adalah menyimpan logika yang ada di input D pada saat menerima pulsa clock. Jika D diberi logika 1 ketika clock aktif, maka keluarannya Q akan bernilai 1. Sebaliknya, jika D bernilai 0, maka keluarannya Q menjadi 0. D flip-flop juga memiliki input clear dan preset yang bersifat aktif rendah, sehingga apabila clear diberi logika 0 maka Q langsung menjadi 0, sedangkan jika preset diberi logika 0 maka Q langsung dipaksa menjadi 1. Agar dapat bekerja normal mengikuti input D, kedua pin ini harus dijaga pada logika tinggi.
Keluaran dari D flip-flop kemudian digunakan sebagai input untuk JK flip-flop. JK flip-flop bekerja dengan aturan tertentu berdasarkan kombinasi nilai J dan K. Pada percobaan ini, dengan ketentuan B0=0 dan B1=0, maka kondisi J dan K sama-sama 0. Berdasarkan tabel kebenaran JK flip-flop, kombinasi J=0 dan K=0 membuat flip-flop berada dalam keadaan hold, yaitu mempertahankan kondisi terakhir keluarannya. Oleh karena itu, meskipun diberi pulsa clock, keluaran Q tidak akan berubah. Jika sebelumnya bernilai 1 maka akan tetap 1, dan jika sebelumnya bernilai 0 maka akan tetap 0.
Dari hasil pengamatan menggunakan logic probe, terlihat bahwa keluaran Q pada JK flip-flop bertahan pada nilai terakhirnya, sedangkan Q̅ selalu menampilkan nilai komplemen dari Q. Hal ini sesuai dengan teori bahwa ketika J dan K bernilai 0, flip-flop tidak mengubah keadaan, melainkan hanya menjaga nilai yang sudah ada.
5. Download File [Kembali]
Download Rangkaian Proteus disiniDownload Video Simulasi disini
Download Datasheet Saklar disini
Komentar
Posting Komentar